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堆叠式封装层叠(PoP)设计指南
PoP设计相当复杂，必须满足与各种系统和设备相关的设计折衷要求，最终要在产品成本、尺寸、性能和上市时间要求方面取得最佳平衡点。由于PoP可充分利用适合组合存储器件的现有设计与装配基础架构，因此本文在详细讨论整个PoP设计流程的基础上，重点阐述面向Amkor开发的底层封装可堆叠甚薄精细间距BGA(PSvfBGA)的装配和衬底设计指南。
图1：封装叠层横截面。
随着移动多媒体产品的普及以及它们对更高数字信号处理、具有更高存储容量和灵活性的新型存储架构的迫切需求，PoP应用正在快速增长。
在集成复杂逻辑和存储器件方面，PoP是一种新兴的、成本最低的3D封装解决方案。系统设计师可以利用PoP开发新的器件外形、集成更多的半导体，并通过由堆叠带来的封装体积优势保持甚至减小母板的尺寸。
PoP封装的主要作用是在底层(基础)封装中集成高密度的数字或混合信号逻辑器件，在顶层(堆叠的)封装中集成高密度或组合存储器件。因此通常会看到在如图1所示的顶层封装中使用裸片堆叠技术(被称为堆叠CSP或SCSP)。
参考文献[1]很好地归纳了堆叠CSP器件对裸片版图的堆叠优化效应以及如何实现更低成本和更高良品率的目标。因此本文将侧重于讨论针对底层封装的设计考虑要素，介绍针对堆叠、良品率、性能和成本优化的设计方法。
构造和采纳PoP的驱动力
既然具有成本效益、微型化的逻辑+存储器集成是采纳PoP的推动力，那么理解影响尺寸和安装高度的设计规则就是设计流程中关键的第一步。对于新的基带器件或应用处理器来说，目前的PoP应用代表了技术领先或高性能的移动多媒体产品。针对传统线装配技术而设计的器件采用的是标准精细间距BGA(FBGA)或SCSP封装，因此需要采用在线底层封装上可堆叠甚薄FBGA的技术来扩大与PoP应用相关的存储器架构范围。以横跨方式安装的BGA封装堆叠构造可降低整体堆叠高度，并能充分利用现有的装配技术和新兴的SMT堆叠技术。
图2：底层(基底)封装的横截面图显示了底层封装模具高度需要考虑的一些关键尺寸。
在蜂窝电话中使用的第一个PoP是在OEM厂商、逻辑和存储器件供应商的通力合作下开发完成的，它解决了影响高密度逻辑+存储器集成的复杂技术和逻辑问题。由于OEM厂商的最终产品组件中的封装堆叠技术成功解决了高密度集成问题，因此PoP可提供最佳的成本，并消除堆叠裸片装配和测试元件流程中固有的良品率下降、测试复杂性和冗余堆叠问题。由于OEM厂商拥有封装堆叠工艺，而PoP又允许他们目前的逻辑和器件供应商使用其现有的装配/测试基础架构和流程，因此OEM厂商可优化他们的成本，保证来源的灵活。
PoP尺寸和要求
通过高度集成达到微型化是PoP受欢迎的关键原因。影响PoP尺寸标准(X和Y面积消耗)的主要因素有：
1.逻辑器件的最大裸片尺寸；
2.支持逻辑I/O、电源和地所需的线总数；
3.为了给顶层存储器模块提供全部I/O、电源、地和机械支撑角球所需的顶层存储器接口外形尺寸；
4.为了支持PSvfBGA中集成的逻辑+存储器架构所要求的高布线密度和交叉网络，底层封装和相关面积所需的总焊球数；
5.基于被集成器件的裸片尺寸，顶层存储器模块可支持的最小封装尺寸。
新的PoP设计中需要最先优化的项目是堆叠设计的机械要求。顶层和底层元件必须能够抵抗住高温无铅回流焊造成的堆叠空隙和扭曲影响，在整个底层和顶层焊球接口上提供良好的焊接完整性，从而获得高的SMT装配良品率。
堆叠设计需要考虑的主要方面有：
1.模具高度；
2.互连汉焊球尺寸和间距；
3.相关的顶层和底层焊盘尺寸；
4.顶层和底层封装在整个空间和回流焊温度范围内的扭曲特性。
模具高度
为了尽可能降低模具高度，必须对图2所示的下列技术进行评估和优化：
1．先进的晶圆削薄工艺(图2中的A)。大批量逻辑器件目前都是用300mm晶圆制造，而针对堆叠裸片应用的裸片厚度现已降到100um。PSvfBGA器件选用的就是100um厚度的裸片，今后2年将降到50um。
2．低环线(图2中的B)。多线平台目前支持最大75um的环高控制。75um环高控制对先进的逻辑器件所要求的精细间距来说已经是够用了。
图3：一些重要尺寸的封装互连横截面图。
3．衬底厚度和层数(图2中的C)是影响最终堆叠厚度、高布线密度和堆叠扭曲控制的关键因素。目前带盲孔和埋孔的四层衬底在批量生产时使用的是100um厚的电介内核和40um的树脂涂覆金属箔外层，因此对于四层衬底来说总高度将达300um。
4.尽量减少所需环形的数量(图2中的D)。单环高度设计所支持的精细间距周长线器件使用0.27mm的标称模具盖高。更高密度的交错焊盘或堆叠裸片设计需要二个环高。为了保证线和模具处理时有足够的间隙，应采用0.35mm的标称模具盖高。
顶层堆叠存储器接口焊球尺寸和间距
PoP设计中关键的第二步是为顶层堆叠存储器接口定义所需的焊球数量和设计规则。
存储器接口焊球数量取决于顶层存储器元件所需的存储器件、器件速度和总线架构。这一要求可以由终端产品设计师根据目前和下一代存储器架构以及逻辑内核存储控制器所能提供的支持来决定。仍在开发中的JEDEC PoP标准带来的好处是，每个存储器焊球模版可以支持多种存储器组合和多家供应商，从而为产品设计师提供高度的灵活性。
开发具有鲁棒性和可靠性的堆叠接口需要关注一些关键尺寸，包括回流焊前后的球高度、球压扁后的形状和最终的球间隙。通过对这些尺寸的研究(如图3)即可开发出最佳的焊球直径、阻焊层定义的焊盘开口和间距规则。
图4：叠层封装的横截面图(上)和顶视图(下)显示了表1中的一些重要尺寸。
图3显示了回流焊前后不同互连焊球间距a(0.8、0.65和0.5mm)下的堆叠绝缘高度(f1和f2)。我们开发了原始的焊球直径、顶层和底层阻焊层定义的焊盘开口规则，以此控制f2，同时保证回流焊前后球与球之间留有足够的空隙(e1和e2)。为了满足各种模具盖高度要求，我们成功地为堆叠开发和制造提供了多种成对的间距和焊球尺寸变化组合。绝缘高度f1的目标值将影响堆叠良品率，并取决于顶层和底层封装的扭曲度以及终端装配公司的堆叠能力。
PSvfBGA—PoP封装尺寸选项
图4及表1所示的JEDEC PoP尺寸参数提供了针对Amkor公司内部正在生产或设计的应用的现有PoP设计以及相关设计准则的范围。
由于采用PoP可以给高度集成的便携式多媒体应用带来尺寸和费用降低等好处，因此一般要使用高密度的母板技术，而对底层封装(到母板)上具有典型0.5mm BGA间距的I/O数量或I/O密度很少有限制。用不了几年，下一代产品就会升级成0.5mm间距盘栅阵列(LGA)和0.4mm间距BGA密度。根据Amkor公司从大量的PoP项目收集到的经验数据，四圈球排列应该可以满足底层封装引脚输出的I/O需求。
当需要更多数量的焊球时，一般会将电源和地的引脚集中在内部或中心的焊球排上。表1中假设的4排BGA焊球表明了采用大批量制造(HVM)设计规则时不同体积所希望的I/O范围。另外，本文给出的只是无孔基底封装(参考文献[2]的Yoshida对有孔PoP产品的引脚数作了完整定义)。基底有孔的PSetCSP构造确实提供了更矮的堆叠结构，但不提供类似PSvfBGA的高层I/O和布线密度。因此作为底层元件的PSetCSP一般局限于存储器+存储器封装堆叠。目前正在针对顶层存储器元件评估可以带来更矮结构好处的PSetCSP。
图5：(a)为FBGA或SCSP应用而优化的逻辑裸片。(b)在高密度应用中，存储器接口布线必须从顶层元件的4侧边走到一侧的逻辑器件焊盘。
从以上图表可以看出，存储器互连(接口)球数量B、底层逻辑裸模尺寸D、底层基底或典型的线数量以及底层封装BGA球数量C都是影响PoP体积最小化的重要因素。最佳PoP尺寸取决于布线密度等级、基底制造能力和元件成本/性能要求。PoP被设计成四方形，因此14mm是指14×14mm的体积，要占196mm2的母板面积。
PoP衬底布线考虑事项
一旦选好最佳或最小的PoP封装尺寸后，工作重点将转向封装布线和具体设计。
使PoP封装产品成本下降和良品率改善的最佳策略是有效利用目前衬底制造中使用的HVM技术。影响目标实现的最重要因素无疑是输出引脚的优化。
如果考虑面向FBGA或堆叠裸片(即SCSP)优化的逻辑裸片，然后再考虑使之适应堆叠封装(即PoP)所面临的困难，我们很快会发现可改进的那些区域(参考图5)。
经验数据来源于Amkor公司的大量PoP封装生产。值得注意的是，当输出引脚没有优化时，很少有可改进的地方。
对电气特性的总结可以得出这样的结论，即平均32%的信号线是从底层封装直接到顶层封装的电源和地，或通过逻辑裸片到顶层存储器接口。经过逻辑裸片布线的网络一般是分支网络，由于32%的这些走线中几乎有一半是敏感信号，因此针对信号完整性要求需要加以重点考虑并进行建模。剩余68%的信号布线至底层(母板)，它们只需符合标准的FBGA设计规则。从图5中我们可以很容易发现，设计用于PoP封装中SCSP应用的逻辑裸片的使用可能会牺牲一些成本和性能设计优化。
图6：作为线长和线径函数的黄金线阻抗。
图5a给出了为FBGA或SCSP应用而优化的逻辑裸片，存储器接口焊盘连接位于一侧，以方便线存储器裸片堆叠或并排的元件母板连接布线。
图5b表明，如果同一逻辑裸片用于需要PoP的高密度应用场合，存储器接口布线必须从顶层元件的4侧边走到一侧的逻辑器件焊盘，从而导致更高的布线密度、不平衡的交叉总线网络，这面临更高成本和信号完整性风险。今后的解决方案之一是针对PoP应用优化逻辑器件底层规划，并遵循JEDEC批准的PoP存储器引脚输出格式。
在讨论电气优化时我们意识到，PSvfBGA封装的布线长度倾向于比相关的SCSP或FBGA设计更短，比封装中封装(PiP)设计更短得多。线长对电气性能的影响很大。布线长度引起的阻抗增加要比衬底走线长引起的阻抗增加大得多(见图6)。设计的目标不是要否定更长衬底走线长度和更短PSvfBGA线长带来的好处，这个问题可能通过今后专门为PoP应用设计的逻辑器件来得到解决。相比SCSP更强的电气优势以及热性能和逻辑优势使得PoP成为逻辑+存储器集成领域中非常有吸引力的技术平台。
在满足衬底成本和制造良品率方面需要注意的是，没有针对PoP做过优化的裸片版图和封装输出引脚将导致更昂贵技术，如具有紧密过孔和捕获焊盘直径的精细走线/空间间距。从图5还可以看到，在非优化情况下在裸片边缘下面可能直接布置众多又长又窄的走线。制造良品率、走线裂痕控制和衬底成本控制以及信号完整性设计都是这些情况下要考虑的因素。
表1：JEDEC PoP尺寸参数表。
JEDEC JC-11对PoP设计和机械结构的标准化以及JEDEC JC-63对顶层存储器件引脚输出的标准化工作正在进行中。这些PoP标准可以帮助OEM和IDM更好地规划他们的产品发展道路，扩展行业基础架构，从而促进它在那些需要利用PoP好处的新应用中普及。
