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底部填充对PoP器件可靠性的影响测试

底部填充对PoP器件可靠性的影响测试

作者:Vicky Wang
汉高乐泰(中国)有限公司,中国山东省烟台市;Dan Maslyk,汉高公司,美国加州尔湾市
尽管针对堆叠封装(PoP)器件的板级可靠性,包括带或不带底部填充的PoP器件以及不同的底部填充方式(即底部完全填充、四角绑定胶和边角补强胶),存在大量与跌落试验和热循环性能有关的研究,但在有关底部填充策略(例如:仅对底层部件进行底部填充,或对顶层和底层部件都进行底部填充)或焊料合金选择对PoP可靠性的影响方面却研究甚微。本文介绍了有关底部填充方式和PoP合金球型对PoP器件跌落试验可靠性影响的近期研究成果。
今天,消费者的需求继续推动着电子工业向体积更小更薄、功能更多、性能更好,并且成本更低[1]的移动多媒体产品方向发展。由于越来越多的功能被集成至高度微型化的产品之中,PoP作为领先的3D封装结构,将用以应对这些挑战。当前,PoP主要用于将高密度数字逻辑器件集成到底部(基础)封装中,而高容量或组合存储器(即DRAM和闪存)则位于顶部(叠层)封装中[1]。
尽管PoP技术在便携式电子产品(例如:手机、数码相机、PDA、便携式播放器、游戏以及其它移动应用)中的应用增长迅速[2,3],但是其可靠性问题却困扰了许多研究人员和电子产品制造商。Yoshida和Ishibashi在其低剖面腔型PSetCSP叠层报告中给出了板级可靠性[4,5]。Yoshida等人对14×14 mm PoP配置的叠层良率及翘曲影响进行了详细研究。
在其它研究中,Dreiza等人将不同的无铅合金球和BGA封装基板垫片饰面进行了比较,以便确定哪种焊点和BGA垫片饰面结构能够使得BGA界面的板级可靠性、成本和性能达到最佳平衡[2]。Lee等人则在其报告中给出底部填充材料和点胶图案对热循环和跌落试验中PoP可靠性的影响[7]。Toleno和Maslyk分析了PoP装配工艺的三种不同连接方法[3]。

测试试验板设计
鉴于分析过程,底部包装采用了Amkor 0.5节距12×12mm PSvfBGA305部件,顶部包装则采用了Amkor 0.65节距12×12mm FBGA128部件。试验用的电路板根据JEDEC标准进行设计[8],板的结构采用带Cu-OSP表面处理的1-6-1封装基板材料。然后,将部件安装到15 处无通路孔的部件位置。
表1. PoP试验的设计

本试验对以下无铅合金进行了评估:用于底部部件的SAC125(98.3Sn1.2Ag0.5Cu)、用于顶部部件的SAC105(98.5Sn1.0Ag0.5Cu)、既用于顶部部件也用于底部部件的SAC305(96.5Sn3.0Ag0.5Cu)。对三种底部填充类型进行了分析,即没有底部填充、仅底部部件进行了底部填充、顶部和底部部件都进行了底部填充。详细的试验设计如表1所示。

图1. 底部填充点胶类型:无底部填充(上图),仅底部(中图)和顶部与底部(下图)。
PoP装配完成后,使用一个自动点胶系统来应用底部填充物。底部填充物采用了可返修型CSP和BGA底部填充材料,其粘度较低,可在室温下保持较快的流速,而且其低温下快速固化的特性可减少对其它部件的热应力。底部填充的详细性能如表2所示。对于编号为1-6的电路板,只对底部部件进行了底部填充。对于编号为7-12的电路板,则对底部和顶部部件都进行了底部填充。底部填充点胶则使用表3中给出的参数来执行。点胶完成后,底部填充通过标准的回流工艺进行固化。
表2. 底部填充材料的基本性能

表3. 试验中所用材料及其规格

跌落试验根据JEDEC JESD22-B111规范,使用Landsmont型15-D冲击试验机来进行。试验板放置到夹具上,部件侧朝下,然后,跌落。在每次跌落后,对电阻进行测量,因为在本试验中,当电阻变为无限大时即表示试验失败。试验结果如下所述。

PoP跌落测试结果
跌落测试的测试条件包括1500G峰值加速度的冲击脉冲,脉冲持续时间为0.5ms(图2)。电阻测量显示在堆叠封装中对顶部和底部部件均进行底部填充时无故障发生。所有故障均发生于仅对底部部件进行底部填充的PoP器件的顶部封装内。就SAC105合金而言,对没有进行底部填充的封装进行40次跌落后的跌落测试结果与仅对底部部件进行底部填充的封装测试结果相类似,这表明仅对底部部件进行底部填充不会改善PoP可靠性(图3)。

图2. 跌落测试中的跌落响应(1500G峰值加速度,0.5ms脉冲持续时间)。

图3. PoP跌落测试结果。
进行150次跌落试验后,与仅对底部部件进行底部填充的部件相比,对顶部和底部部件均进行了底部填充的部件未出现任何故障。这表明,与仅对底部部件进行底部填充的部件相比,对顶部和底部部件均进行底部填充的部件表现出更好的跌落试验性能。在跌落测试中,球形合金SAC 105的故障率较SAC 305合金更低。该结果与其它PoP跌落测试[2]的结果相一致。

结论
这项研究表明,尽管在球形合金、垫片涂饰和底部填充类型等因素影响方面存在大量文件记载的PoP可靠性研究,但所采用的底部填充策略对其可靠性同样具有重要影响。这项研究的结果清晰显示出对顶部和底部部件均进行底部填充可以提供更好的跌落测试可靠性,原因在于,采用该底部填充策略时未观测到任何故障。仅对底部部件进行底部填充时在PoP顶部封装中出现的所有跌落试验故障表明,相比仅对底部部件进行底部填充而言,对顶部和底部封装均进行底部填充可提供更好的跌落试验性能。但是,在仅对底部封装进行底部填充的情况下才可观察到,SCA105球形合金可提供优于SAC305的跌落试验性能。
随着消费者对小尺寸多功能型产品的需求,PoP使用量持续递增。的确,随着行业越来越注重产品的长期和现场性能,未来几年内,PoP可靠性无疑仍将是备受关注的焦点。底部填充类型和策略将是实现高可靠性PoP设备的关键所在。

感谢
作者对汉高加利福尼亚州尔湾市高级研究实验室的应用工程师Beejal Mistry、Jeremy Alonte、Julie Bradbury和Brian Toleno提供PoP测试试验板、设计输入和热循环测试深表谢意。本论文最初于2008年7月在ICEPT-HDP会议中提交。
参考文献
1. M. Dreiza, A. Yoshida, J. Micksch, L. Smith, “Stacked Package-on-Package Design Guidelines,” International Wafer Level Packaging Congress, San Jose, CA Nov. 2005.
2. M. Dreiza, L. Smith, L., et al., “ Package-on-Package Stacking and Board Level Reliability, Results of joint Industry Study,” www.Amkor.com/products/notes_papers/POP_Stacking_IMAPS_0306.pdf.
3. B. Toleno, D. Maslyk, “ Process and Assembly Methods for Increased Yield of Package-on-Package Devices,” SMTA Pan Pacific Symp., Kauai, Hawaii, January 22-24, 2008.
4. A. Yoshida, K. Ishibashi, “An Extremely Thin, BGA Format Chip-Scale Package and Its Board Level Reliabilty,” pp. 1335?1340 IEEE, Electronic Components and Tech. Conf. (ECTC), 2002.
5. A. Yoshida, K. Ishibashi, “Design and Stacking of An Extremely Thin Chip-Scale Package,” pp. 1095?1100 IEEE, Electronic Components and Tech. Conf. (ECTC), May 2003.
6. A. Yoshida, et. al., ”A Study on Package Stacking Process for Package-on-Package (PoP),” Electronic Components and Tech. Conf. (ECTC), May 2006, San Diego, CA.
7. J. Y. Lee, T. K. Hwang, et al., “ Study on the Board Level Reliability Test of Package-on-Package (POP) with 2nd Level Underfill,” 2007 IEEE, Electronic Components and Technology Conference (ECTC), 2007 Proc.
8. JEDEC Standard No. 22-B111, JEDEC Solid State Tech. Assoc., July 2003.

本文链接:http://www.elexcon.com/news/18966.html

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